Особенности построения и функционирования

Выпуск микропроцессорных комплектов больших интегральных схем (МПК БИС) с каждым годом неуклонно возрастает. Для удовлетворения запросов потребителей в настоящее время осуществляется производство микропроцессоров и периферийного оборудования, обеспечивающего их работу, разрядностью от 8 до 64 бит. На рис. 3 приведены зависимости, характеризующие объемы производства микропроцессоров и микроконтроллеров различной разрядности с 1994 г. по 2000 г. включительно.

Рис. 3. Объемы производства МП

и микроконтроллеров

Из рис. 3 очевидно, что рост 4-разрядных МП и микроконтроллеров с 1997 г. прекратился. Выпуск 8 - разрядных устройств, по крайней мере, до 2000 г., будет продолжать расти. Основу этого роста составляют микроконтроллеры, применяемые при разработке различных устройств промышленного (станкостроение, приборостроение, машиностроение, химическая промышленность и т.д.) и бытового назначения.

Рост высокоразрядных МП (выше 16 разрядов) менее заметен на фоне низкоразрядных процессоров, но он обладает устойчивостью на ближайшие 10-15 лет.

Наибольшее внимание при разработке новых МП уделяется повышению их разрядности. В настоящее время наибольшее общетехническое применение нашли 32- и 64-разрядные МП американских фирм Intel, Cyrix, AMD, Apple, Motorola, SUN Microsystems и др.

32-разрядные МП фирмы INTEL 80386 и 80486 были наиболее популярными микропроцессорами до появления Pentium. В этих МП реализованы многие логические свойства, которые еще недавно считались принадлежностью крупных ЭВМ (защита памяти, кэш - память, сегментированная виртуальная память и т.д.).

Фирмой Intel было разработано и выпущено несколько модификаций МП 80386 и 80486 (табл. 1).

Таблица 1

Микропроцессор	Год выпуска	Разрядность ШД	Разрядность ША	Тактовая частота * , МГц	Объем па- мяти ОЗУ, Мбайт	Объем кэш – памяти, Кбайт
80386 SX				25,33,40		-
80386 DX				25,33,40		-
80386 SL				25,33,40		-
80486 DX				33,40,50
80486 SX
80486 DX2
80486 DX4

* - тактовые частоты различных изготовителей могут несколько отличаться от табличных значений.

Каждая из моделей МП 80386 и 80486, представленных в таблице, имеет незначительные конструктивно - технологические отличительные особенности, не влияющие на их функциональные особенности. Поэтому в дальнейшем будут рассмотрены обобщенные модели МП 80386 и 80486.

Микропроцессоры 80386

Микропроцессоры Intel 80386 -

крупный шаг в развитии технологии и архитектуры микропроцессорных средств. Они были изготовлены по КМОП - технологии с проектной нормой на ширину проводников 1,5 мкм, позволившей на кристалле площадью примерно 100 мм 2 разместить около 275 000 транзисторов. При тактовой частоте 33 Мгц МП выполняют до 12 млн. оп/с. Кристалл находится в керамическом корпусе со 132 выводами.

К основным особенностям архитектуры МП 80386 следует отнести:

Наличие средств, обеспечивающих реализацию мультипрограммного (многозадачного) и многопользовательского режимов работы МП и режима “системы виртуальных машин”, при котором пользовательские программы могут выполняться параллельно во времени под управлением разных операционных систем;

Непосредственный доступ к физическому адресному пространству в 4 Гбайт и виртуальной памяти емкостью 64 Тбайт (примерно 70 триллионов байт) (для 80386 DX);

Сегментно - страничная организация памяти;

Высокая производительность, в 2 - 3 раза превосходящая производительность МП 80286 и достигаемая за счет большей тактовой частоты, более быстрого доступа к памяти благодаря использованию размещенных на кристалле МП кэш - па­мяти, блока управления и защиты памяти (в том числе блока быстрого преобразования адресов);

Система команд МП является расширением системы команд МП 8086, обеспечивается программная совместимость с МП 8086 и 80286 (на уровне двоичных кодов программ);

Обработка данных различных типов: целые числа, числа с плавающей точкой, десятичные числа, байты, строки символов, цепочки бит до 4 Гбит;

Использование в командах 32- , 16- , 8 - разрядных операндов;

Наличие встроенных средств самотестирования, запускаемых сигналом сброса и проверяющих примерно 75 % всех транзисторов, расположенных на кристалле.

Упрощенная структура МП 80386 приведена на рис. 4.

Рис. 4. Структура МП 80386

Блок данных содержит восемь 32 - разрядных общих регистров. В целях создания условий для выполнения операций с 16- и 8 - разрядными словами (в том числе для совместимости с МП 8086 и 80286) в каждом общем регистре адресуемо младшее полуслово, а в каждом из четырех 16 - разрядных регистров адресуемо в отдельности старший и младшие байты. Для повышения быстродействия МП в блок данных введены 4 - разрядный сдвиговый регистр (“сдвигатель”) и аппаратурные средства ускоренного выполнения операций умножения и деления.

Вектор состояния процессора образуют содержимые 32 - разрядных счетчика команд (смещение адреса команды относительно базового адреса) и регистра признаков (флажков). В регистре признаков формируются три группы признаков:

Признаки результата (знака результата, нуля, переноса, переполнения и др.);

Признаки управления (направление и др.);

Системные признаки (разрешение прерывания, режим виртуальной памяти, порог прерывания и др.).

Микропроцессор через шинный интерфейс имеет доступ к внешним 32 - разрядной шине адреса, 32 - разрядной двунаправленной шине данных, линиям управления шинами, линиями: захват (Hold), подтверждение захвата (Hold Acknowledge) запроса сопроцессора (PERCC).

Устройство управления (УУ), содержащее управляющую память (УП) микропрограмм, с учетом внешних сигналов (занято - Busy, ошибка - Error, прерывание - INTR, NMI, сброс - Reset, двойная тактовая частота - DFG) вырабатывает управляющие сигналы, инициирующие соответствующие микрооперации. В МП выполняется конвейерная обработка команд на восьми позициях, образованных восемью его основными блоками.

Используемая пользователем память может быть разделена на несколько сегментов, каждый размером до 4 Гбайт. Сегменты состоят из страниц размером 4 Кбайта.

При работе с сегментно-страничной памятью используются расположенные на кристалле МП сегментные регистры и быстродействующие (скрытые от пользователя) кэш - памяти, хранящие дескрипторы (описатели) сегментов и страниц. Так, дескриптор сегмента определяет базовый адрес сегмента, адресные границы, условия защиты и другие данные (рис. 5, а).

МП содержит следующие сегментные регистры: CS - сегмент командных кодов; DS - сегмент данных; SS - сегмент стека; ES, FS, GS - дополнительные сегменты данных. Сегментные регистры хранят “селекторы”, адресующие соответствующие дескрипторы в кэш - памяти таблицы дескрипторов сегментов. Сами сегментные регистры в командах явно не адресуются (подразумеваемая адресация).

Рис. 5. Организация сегментирования

Формирование “линейного адреса” в сегментированной памяти поясняется рис. 5,б. Адресный указатель, образованный смещением в команде и содержащимся в сегментном регистре селектором, определяющим соответствующий дескриптор сегмента, преобразуется в 32 - разрядный линейный адрес.

Микропроцессор 80386 в состоянии одновременно выполнять программы, предназначенные для МП 8086, 80286 и 80386. МП 80386 возможны два режима работы:

Реальный режим,

Защищенный режим виртуальной памяти.

В реальном режиме МП эмулирует с повышенной скоростью МП 8086/8088, работая в однопрограммном режиме с адресным пространством, ограниченным 1 Мбайт.

В защищенном режиме МП может использовать все свое адpecнoe пространство и реализовывать “систему виртуальных 80 ´ 86 - машин” с распределением памяти согласно рис. 4.

Рис. 4. Режим виртуальных процессоров 8086

Каждый пользователь виртуального МП 8086 получает для своей задачи 1 Мбайт в расширенной памяти, при этом задачи защищены друг от друга средствами защиты памяти, реализуемыми с помощью аппарата дескрипторов сегментов и страниц.

Однако возникают некоторые затруднения при попытках одновременного использования несколькими программами МП 8086 периферийных устройств, например, экрана дисплея. Вопрос может решаться путем применения специальной программы “виртуальный монитор”, перехватывающей обращения к операциям ввода - вывода программ виртуальных МП 8086 и организующей “виртуальный экран”.

ный микропроцессор 80486 (i486) обеспечивает более высокую скорость (до 40 млн. оп/с) выполнения прикладных программ, написанных для операционных систем DOS, OS/2, Windows и UNIX, чем все предыдущие модели МП 80´86. Он программно совместим с микропроцессорами 80286, 80386 DX & SX и содержит около 1,2 млн. транзисторов (вместе с кэш - памятью, расположенной на одном с МП кристалле).

Для увеличения производительности в процессор введены математический сопроцессор (кроме моделей SX), дополнительная сверхбыстрая кэш-память для хранения часто используемой информации объемом 8 Кбайт, конвейерная обработка и т.д. Часто используемые операции выполняются за один цикл, что сравнимо со скоростью выполнения RISC - команд. Кэш-память соединена с шиной пакетного обмена данными и позволяет проводить обмен информацией со скоростью 80/106 Мбайт/сек при частоте 25/33 МГц.

Новые возможности, используемые в МП, расширяют многозадачность систем и увеличивают скорость работы с семафорами в памяти. Встроенная система тестирования проверяет микросхемную логику, кэш - память и микросхемное постраничное преобразование адресов памяти. Возможности отладки включают в себя установку ловушек контрольных точек в выполняемом коде и при доступе к данным.

Возможности микропроцессора 80486 включают в себя:

Полную программную совместимость с МП 80386 DX, 80386 SX, встроенным 80376(TM) процессором, процессорами 80286, 8086 и 8088;

Реализацию блоком выполнения команд часто встречающихся операций за один цикл;

32 - разрядный процессор для выполнения арифметических и логических операций;

Встроенный модуль обработки арифметических операций с плавающей точкой для поддержки 32, 64, и 80 -разрядных форматов;

Внутреннюю кэш - память, которая обеспечивает быстрый доступ к часто используемым данным и операциям;

Сигналы управления шиной для поддержки непротиворечивости кэш-памяти в многозадачных системах;

Сегментацию, осуществляющую управление памятью для создания независимых, защищенных адресных пространств;

Постраничное разбиение, позволяющее управление памятью таким образом, что обеспечивается доступ к структурам данных, превышающим доступное пространство памяти за счет хранения данных частично в памяти, частично на диске;

Перезапускаемые операторы, которые позволяют перезапуск программы после исключения (необходимы для поддержки постраничного доступа к виртуальной памяти);

Конвейерное выполнение команд, перекрывающееся по времени с интерпретацией других команд;

Регистры отладки для аппаратной поддержки контрольных точек в командах и данных;

Микропроцессор 80486 имеет три режима выполнения программ:

Защищенный режим, где используется естественное множество 32 - разрядных команд процессора. В данном режиме доступны все команды и все его архитектурные возможности.

Режим реальной (прямой) адресации (называемый также “реальным режимом”), в котором осуществляется эмуляция программной среды процессора 8086, с некоторыми дополнительными возможностями (такими, например, как возможность прервать данный режим). При перезагрузке процессор устанавливается именно в этот режим.

Виртуальный режим 8086, который является другой формой эмуляции режима 8086. В отличие от режима прямой адресации, виртуальный режим 8086 совместим с защитой и управлением памятью. Процессор может установить виртуальный режим 8086 из защищенного режима, чтобы выполнить программу, написанную для процессора 8086, а затем, выйдя из виртуального режима 8086 и перейдя в защищенный режим продолжить выполнение программы, которая использует множество 32 - разрядных команд.

Программно - доступные регистры МП. Процессор 80486 содержит блок регистров из 16 программно - доступных регистров, которые могут использоваться программистами. В него входят:

32 - разрядные регистры общего назначения,

Сегментные регистры, содержащие селекторы сегментов, соответствующих различным формам доступа к памяти.

Системные регистры.

1. Регистры общего назначения - это 32 - битные регистры EAX, EBX, ECX, EDX, EBP, ESP, ESI и EDI. Данные регистры используются для хранения операндов логических и арифметических команд. Кроме того, они могут использоваться для хранения операндов при вычислении адресов (кроме регистра ESP, который не может быть использован как индексный операнд).

Все РОН могут использоваться для адресных вычислений и для получения результатов большинства арифметических и логических операций. Однако некоторые команды используют фиксированные регистры для хранения операндов.

2. Сегментные регистры CS, DS, SS, ES, FS и GS содержат 16 - разрядные селекторы сегментов, которые указывают на таблицу распределения памяти. Данная таблица содержит базовые адреса сегментов и другую информацию, регламентирующую доступ к памяти.

В каждый момент времени в памяти непосредственно доступны не более шести сегментов. Их селекторы содержатся в сегментных регистрах. Каждый регистр указывает на конкретный сегмент, используемый программой. Остальные сегменты могут быть использованы после загрузки соответствующих селекторов в сегментные регистры.

Селектор сегмента кода, содержащего последовательность исполняемых команд, содержится в регистре CS. Процессор 80486 выбирает команды из этого сегмента, используя содержимое указателя команд ЕIP как относительный адрес внутри сегмента. Содержимое регистра CS изменяется в результате выполнения межсегментных команд управления потоком, прерываний и исключений.

Вызовы подпрограмм, записи параметров и активизация процедур обычно требует стековой области памяти. Все операции со стеком используют регистр SS. В отличие от регистра CS, регистр SS может быть загружен явно с помощью команды программы.

Остальные четыре регистра - DS, ES, FS и CS, являются регистрами сегментов данных, каждый из которых используется текущей исполняемой программой. Наличие четырех раздельных областей данных имеет целью повысить эффективность программ и безопасность доступа при обращении к различным типам структур данных, например, при разнесении по разным сегментам собственных данных программного модуля, данных, полученных, из модуля более высокого уровня, при динамически создаваемых структур данных и данных, разделяемых текущим модулем с другими модулями.

Механизм сегментации позволяет ограничить разрушения неправильно работающей вследствие ошибки программы только теми сегментами, которые выделены текущей программе. Операнды, расположенные внутри сегмента данных адресуются указанием их смещения непосредственно внутри команды или в РОН.

В некоторых случаях (при сложной структуре данных) может возникнуть необходимость иметь доступ к более чем к четырем сегментам данных. Доступ к дополнительным сегментам осуществляется путем перезагрузки регистров DS, ES, FS и GS прикладной программой в процессе выполнения.

3. Системные регистры предназначены для использования системными программистами. Системные регистры управляют средой, в которой происходит выполнение прикладных программ. В большинстве систем доступ к этим регистрам из прикладных программ запрещен (хотя возможно построение и таких систем, в которых все программы работают на наиболее привилегированном уровне, что означает возможность доступа к системным регистрам и их модификацию из прикладных программ).

Они делятся на следующие категории:

Регистр флагов EFLAGS,

Регистры управления памятью,

Управляющие регистры,

Отладочные регистры,

Тестовые регистры.

Регистр флагов EFLAGS управляет вводом / выводом, маскируемыми прерываниями, отладкой, переключением между задачами, а также виртуальным режимом 8086. Прикладными программами эти флаги должны игнорироваться, а попытки модификации их состояния из прикладных программ недопустимы. В большинстве систем попытка изменения системного флага из прикладной программы приводит к возникновению исключения (особой ситуации).

Регистр флагов включает:

Флаг AC, обеспечивающий режим контроля выравнивания в виртуальной памяти (виртуальный режим 8086),

Флаг RF временно отменяет действие отладочных исключений, поэтому после такого исключения может быть выполнена другая команда и это не приведет к немедленному генерированию другого отладочного исключения. При входе в отладчик этот флаг обеспечивает его нормальное функционирование; в противном случае отладчик выполнял бы рекурсивные вызовы самого себя до тех пор, пока не произошло бы переполнение стека.

Флаг NT - флаг вложенности задачи. Микропроцессор использует флаг вложенности задачи для управления последовательностью выполнения прерванных и вызванных задач.

Флаг IOPL - уровень привилегий ввода/вывода. Уровень привилегированности ввода/вывода используется механизмом защиты для управления доступом к адресному пространству ввода/вывода.

Флаг IF разрешения прерываний переводит процессор в режим, в котором он отвечает на запросы маскируемых прерываний (прерывания INTR). Очистка флага IF отменяет эти прерывания. Флаг IF не оказывает воздействия на особые ситуации или немаскируемые (NMI) прерывания.

Флаг TF ловушки переводит процессор в режим пошаговой работы для отладки программ. В этом режиме процессор после выполнения каждой команды генерирует отладочное исключение, что позволяет наблюдать за тем, как выполняется каждая команда программы. Пошаговое выполнение представляет собой одно из отладочных средств процессора 80486.

Регистры управления памятью микропроцессора 40486 задают расположение структур данных, которые управляют организацией сегментированной памяти. К ним относятся:

Регистр таблицы глобальных дескрипторов GDTR, который содержит 32 - битовый базовый адрес и 16 -битовую границу сегмента для таблицы глобальных дескрипторов.

Регистр таблицы локальных дескрипторов LDTR, который содержит 32 - битовый базовый адрес, 16 - битовую границу сегмента и 16 - битовый селектор сегмента для таблицы локальных дескрипторов.

Регистр таблицы дескриптора прерываний IDTR, который содержит 32 - разрядный базовый адрес и 16 -разрядную границу сегмента для таблицы дескрипторов прерываний. Когда происходит прерывание, вектор прерывания используется в качестве индекса для получения из данной таблицы дескриптора шлюза. Последний сдержит указатель, используемый для запуска обработчика прерываний.

Регистр задачи TR, который содержит 32 - разрядный базовый адрес, 16 - разрядную границу сегмента, атрибуты дескриптора и 16 - разрядный селектор сегмента для текущей выполняемой задачи. Он содержит ссылку на дескриптор сегмента состояния задачи, находящийся в таблице глобального дескриптора.

Управляющие регистры CR0, CR1, CR2 и CR3. В большинстве систем загрузка управляющих регистров из прикладных программ невозможна (хотя в незащищенных системах такая загрузка разрешается). Прикладные программы имеют возможность считывать эти регистры для определения наличия математического сопроцессора.

Регистр CR0 содержит системные управляющие флаги, которые управляют режимами или указывают на состояние процессора в целом, а не относительно выполнения конкретных задач. Программа не должна пытаться изменить состояние каких - либо битов в зарезервированных позициях. Эти зарезервированные биты всегда должны устанавливаться в то состояние, которое они имели ранее при считывании.

Регистр CR1 резервируется для выполнения отдельных программ, имеющих сложную структуру данных.

Регистр CR2 содержит 32 - разрядный линейный адрес, вызвавший это исключение.

Регистр CR3 является базовым регистром страничного каталога.

Отладочные регистры дают микропроцессору 80486 расширенные возможности отладки, включая контрольные точки данных и средство устанавливать контрольные точки команд без модификации кодовых сегментов (что может быть полезным при отладке ПЗУ - резидентного программного обеспечения). Доступ к этим регистрам имеют только программы с наивысшим уровнем привилегированности.

Тестовые регистры не являются формальной частью архитектуры процессора. Они представляют собой зависящее от конкретной реализации средство, предназначенное для тестирования ассоциативного буфера трансляции и кэш-памяти.

Операции со стеком поддерживаются тремя регистрами микропроцессора:

Регистр сегмента стека SS. Стек размещается в памяти. Количество стеков в системе ограничивается только максимальным числом сегментов. Размер стека не может превышать 4 Гбайт, что соответствует максимальному размеру сегмента для процессора 80486. В каждый момент времени доступен только тот стек, селектор сегмента которого содержится в регистре SS. Этот стек называется текущим. Регистр SS автоматически используется процессором для выполнения всех операций со стеком.

Регистр указателя стека ESP. В регистре ESP содержится относительный адрес вершины стека в текущем сегменте стека. Его значение используется командами вызова подпрограмм и возврата, исключениями и прерываниями. При занесении элемента в стек, процессор уменьшает значение регистра ESP, а затем записывает элемент по адресу новой вершины.

Регистр указателя базы кадра стека EBP. Данный регистр, как правило, используется для доступа к структурам данных, содержащимся в стеке. Например, при входе в подпрограмму стек содержит адрес возврата и некоторое число параметров, передаваемых в данную подпрограмму. Подпрограмма, при необходимости создания временных локальных переменных, использует стек, что приводит к изменению указателя стека по мере занесения и удаления данных в стеке. Если перед началом выполнения операций со стеком указатель стека копируется в базовый указатель кадра стека, последний может быть использован для доступа к данным, имеющим фиксированное смещение в сегменте стека. Если этого не делать, доступ к структурам данных, имеющим фиксированное смещение, может быть утерян в процессе занесения в стек и удаления из стека временных переменных.

При использование регистра EBP для хранения адреса памяти, текущий сегмент обязательно должен быть выбран (установлен регистр SS). Т. к. нет необходимости указывать сегмент стека в каждой команде, их кодирование становится более компактным. Для обеспечения удобного доступа к переменным регистр EBP может также использоваться для адресации других сегментов.

Указатель команд EIP содержит смещение в текущем сегменте кода следующей подлежащей выполнению команды. Указатель команд непосредственно не доступен программисту, но он управляется явно командами управления потоком (переходы, возвраты и т. д.), прерываниями и исключениями. Значение регистра EIP увеличивается, указывая последовательно на границы исполняемых команд.

Процессор 80486 не загружает команды поодиночке. Для загрузки команд перед их фактическим использованием, существует функция опережающего просмотра программы. Она обеспечивает загрузку выровненного 128 - битного блока кода, команды которого хранятся в процессоре в ожидании обработки. При этом выравнивание блока производится обнулением четырех последних битов его адреса. Данные блоки загружаются с игнорированием границ между командами. Таким образом, во время начала исполнения команды, она уже загружена в процессор и декодирована. Такой способ загрузки команд значительно повышает производительность процессора, т. к. позволяет совмещать выполнение команды, с загрузкой и декодировать команд.

Сегментация памяти. Подкачка страниц. Организация памяти представляет собой аппаратный механизм, позволяющий операционной системе создавать для выполняющихся программ упрощенную среду. Например, при одновременном выполнении нескольких программ каждой из них должно быть дано независимое адресное пространство. При разделении всеми этими программами одного и того же адресного пространства каждая из них должна была бы выполнять сложные и занимающие много процессорного времени проверки, чтобы избежать влияния на другие программы.

Для эффективного управления памятью используются такие средства, как сегментация памяти и подкачка страниц.

1. Сегментация памяти, как уже указывалось ранее, представляет собой разбиение всего адресного пространства памяти на отдельные блоки - сегменты. Доступ к сегментам управляется данными, в которых описаны их размер, уровень привилегированности, который нужен для доступа к ним, типы ссылок к памяти, применимые к этому сегменту (выборка команды, помещение или извлечение из стека, операция чтения, операция записи и т. д.), а также его присутствие в памяти.

Сегментация используется, во-первых, для нахождения ошибок при разработке программы, повышая тем самым надежность конечного продукта, во-вторых, для упрощения компоновки объектных модулей кода. Механизм сегментации делает ненужным создание кодов, независимых от позиции в памяти, поскольку все ссылки к памяти могут выполняться относительно базового адреса кодового сегмента и сегмента данных модуля.

Сложная программная система может использовать все средства, предоставляемые сегментацией. Например, система, в которой программы разделяют данные в режиме реального времени, может иметь возможность очень точно управлять доступом к этим данным. Когда программа делает попытку неверного доступа к данным, такая ошибка приводит к генерированию исключения. Это может служить как вспомогательное отладочное средство при разработке программы, а также может использоваться для запуска восстановительных процедур при ошибке в системах, предназначенных для конечного пользователя.

Аппаратное обеспечение сегментации транслирует сегментированный (логический) адрес в адрес непрерывного, несегментированного адресного пространства, который называется линейным адресом. Если разрешена подкачка страниц, то аппаратное обеспечение подкачки транслирует линейный адрес в физический адрес. Если подкачка страниц не разрешена, то в качестве физического адреса используется сразу линейный адрес.

Сегментация не прозрачна для прикладных программ. Эти программы должны в процессе выполнения должны обращаться к тем сегментам, которые были назначены для использования при разработке этих программ.

2. Подкачка страниц используется для поддержки среды, в которой большие адресные пространства моделируются на базе небольшой области оперативной памяти и некоторой дисковой памяти. Подкачка страниц обеспечивает доступ к структурам данных, превышающим по размеру доступное пространство оперативной памяти, благодаря тому, что часть таких структур держится в оперативной памяти, а часть - на диске. Подкачка выполняется по блокам размером в 4К, которые и называются страницами. Когда программа пытается обратиться к странице, которая в этот момент находится на диске, в программе происходит специальное прерывание. В отличие от прочих исключений и прерываний, исключение, генерируемое при транслировании адреса, восстанавливает содержимое регистров процессора в значения, позволяющие повторить выполнение команды, вызвавшей данное исключение. Такие специальные действия носят названия перезапуска команды. Это позволяет операционной системе прочесть страницу с диска, обновить отображение линейных адресов в физические адреса для данной страницы и перезапустить программу. Такой процесс прозрачен для программы.

Если операционной системой не разрешен механизм подкачки страниц, то линейные адреса будут одновременно являться и физическими адресами. Это может быть в тех случаях, когда разработка, которая была сделана для 16 -разрядного процессора, адаптируется для использования 32 - разрядного процессора.

Операционная система, написанная для 16 - разрядного процессора, не использует механизма подкачки страниц, поскольку размер ее адресного пространства настолько мал (64Кбайт), что гораздо более эффективным является механизм свопинга между оперативной памятью и диском целых сегментов, нежели отдельных страниц памяти.

Подкачка страниц должна быть разрешена для операционных систем, которые могут поддерживать виртуальную память с подкачкой страниц. Подкачка страниц прозрачна для прикладного программного обеспечения, поэтому операционная система, которая должна поддерживать прикладные программы, написанные для 16 - битовых процессоров, может выполнять эти программы с разрешенной подкачкой страниц.

Диспетчер памяти. Эффективный доступ к памяти осуществляется диспетчером памяти. Его назначение заключается в следующем. Прикладные программы не используют прямой адресации к физической памяти, а адресуются к некоторой модели памяти - виртуальной памяти. Диспетчер памяти поддерживает механизмы сегментации и замещения страниц, то есть их подкачки. Возможно использование одного из указанных механизмов или их одновременное использование.

Адрес, используемый в программе, называется логическим адресом. Устройство сегментации преобразует логический адрес в некоторый промежуточный адрес несегментированного адресного пространства, называемый линейным. Устройство замещения страниц преобразует полученный линейный адрес в физический.

Логический адрес трактуется как смещение в сегменте и согласно этому преобразуется в линейный. Каждый сегмент имеет дескриптор, который содержит его базовый адрес и максимальный размер. Если смещение меньше размера и нет препятствий для чтения сегмента, линейный адрес получается сложением базового адреса и смещения.

Линейный адрес, выработанный устройством сегментации, используется непосредственно как физический адрес. Для преобразования линейного адреса в физический используется устройство подкачки страниц. Устройство подкачки страниц обеспечивает другой уровень организации памяти. Оно разбивает линейное адресное пространство на блоки фиксированной длины (4Кбайт) - страницы. Логическое адресное пространство отображается в линейное адресное пространство, которое отображается на несколько страниц. Страницы могут находиться как в памяти, так и на диске.

При обращении программы по логическому адресу, он транслируется в адрес на странице памяти, или генерируется исключение, если данная страница отсутствует в памяти. При генерации исключения управление передается операционной системе, которая в этом случае пытается считать нужную страницу с диска и обновить таблицу страниц. После этого, работа программы, которая вызвала исключение, возобновляется без генерации исключения.

Алгоритмы замещения страниц в некоторых ситуациях могут работать крайне неэффективно, что может быть исправлено специальной прикладной программой. Архитектура процессора 80486 дает свободу выбора модели памяти для каждой отдельной программы, даже если эти программы выполняются одновременно. Возможен выбор любой модели организации памяти, являющейся промежуточной между двумя следующими моделями:

Несегментированное или "плоское" адресное пространство, при котором пространства кодов, стека и данных отображаются в общие линейные адреса. В этом случае сегментация игнорируется и позволяется доступ любого типа указателя на память к любому типу данных.

Сегментированное адресное пространство с различными сегментами для пространств кода, данных и стека. Может быть использовано до 16383 линейных адресных пространств, размером до 4 Гбайт каждое.

Обе эти модели, кроме того, могут обеспечивать защиту памяти.

Несегментированная или "плоская" модель. Несегментированная модель - это самая простая модель памяти. Эффективный доступ к ячейкам памяти достигается отображением всех сегментов в единое линейное адресное пространство. В результате этого все операции с памятью обращаются к общему пространству памяти. В плоской модели сегменты могут покрывать весь 4 Гбайт диапазон физических адресов, или только те адреса, которые отображаются на физическую память.

Преимущество модели заключается в том, что она обеспечивает минимальный уровень аппаратной защиты от программных ошибок.

Сегментированная модель. В сегментированной модели организации памяти логическое адресное пространство содержит до 16383 сегментов, размером до 4 Гбайт каждый, т. е. общий объем может достигать 2 46 байт (64 Тбайт). МП отображает это 64 - терабайтовое логическое адресное пространство в физическое адресное пространство (до 4 Гбайт).

Преимущество сегментированной модели заключается в том, что смещение внутри каждого адресного пространства проверяется отдельно и доступ к каждому сегменту контролируются индивидуально. Размер сегмента определяется программистом, что позволяет делать его равным размеру содержащегося в нем модуля.

Доступ к сегментированному адресному пространству осуществляется с помощью указателя, который состоит из двух частей:

16 - разрядного поле селектора сегмента, которое идентифицирует сегмент.

Смещения, которое представляет собой 32 -разрядный адрес внутри сегмента.

Селектор сегмента используется для получения линейного адреса начала сегмента, называемого базовым адресом. Он указывает на информацию, определяющую сегмент, которая называется дескриптором сегмента. В программе может использоваться больше шести сегментов, селекторы которых занимают сегментные регистры.

Селектор сегмента идентифицирует дескриптор сегмента, задавая таблицу дескрипторов и позицию нужного дескриптора в этой таблице. Селекторы сегмента видны прикладной программе в качестве части переменной типа указателя, однако обычно значения селекторов назначаются или модифицируются редакторами связей или компонующими загрузчиками, но не прикладными программами.

Дескриптор сегмента представляет собой структуру данных в памяти, которая сообщает процессору размер и расположение в памяти сегмента, а также управляющую информацию и информацию о состоянии сегмента. Дескрипторы обычно создаются компиляторами, компоновщиками, загрузчиками или операционной системой, но не прикладными программами.

Обращение к памяти из программ осуществляется при помощи фиксированных смещений относительно данного базового адреса, что позволяет загружать в память и выполнять объектные модули без корректировки адресов (динамическая компоновка).

был разработан процессор Pentium P5 класса 80´86, использующий архитектурную концепцию CISC (Completed Instruction Set Computer). Корпус процессора квадратный с 321 контактными выводами матричного типа, то есть выводы расположены по всему периметру корпуса в несколько рядов (конструктив Socket 7).

Он имеет тактовую частоту до 100 МГц и более, выполнен по субмикронной технологией (с шириной проводников менее 1 мкм), позволившей разместить на кристалле около 3,1 млн. транзисторов. Благодаря такой компактности сокращается время передачи данных внутри микропроцессора, и тем самым обеспечивается более высокая производительность работы системы в целом (до 200 млн. оп/с).

Процессор имеет выполненную на кристалле процессора кэш-память первого уровня (L1) объемом 32 Кбайт, разбитую на два банка: кэш-память данных и кэш-памяти команд, каждая из которых имеет объем 16 Кбайт. Кэш-память предназначена для временного хранения многократно используемых программой команд и данных, что позволяет процессору реже обращаться за ними к внешней медленнодействующей основной памяти (ОП). Каждый банк памяти соединяется с ядром собственной шиной и обеспечивает высокоскоростной обмен информацией по двум физически разнесенным шинам. Такая архитектура обеспечивает устранение конфликтов в системе при передаче команд и данных.

Кэш-память L1 работает на частоте процессора, что характеризует ее как самую быстродействующую память системы. От емкости L1 зависит быстродействие процессора, однако увеличение объема кэш-памяти приводит к усложнению кристалла процессора и, как следствие, к его удорожанию.

Несмотря на большую вычислительную мощность процессора Р5, обработка программ трехмерной графики, число которых неуклонно возрастает, является самым узким местом при обработке команд. Увеличение же производительности процессора за счет повышения тактовой частотой малоэффективно. Это связано с тем, что повышение тактовой частоты в два раза ведет к увеличению производительности в интервале 15 - 45%% в зависимости от тактовой частоты (чем выше тактовая частота процессора, тем меньше прирост производительности). Данное обстоятельство поставило задачу поиска иных путей повышения производительности процессоров.

Одним из таких путей является увеличение емкости кэш-памяти первого уровня с 16 до 32 Кбайт, второй путь - внедрение технологии ММХ (ММХ - Multi Media Extension).

Увеличения емкости кэш-памяти обеспечивает увеличение вероятности нахождения данных в кэш-памяти при их считывании процессором. Так при объеме кэш-памяти 8 Кбайт процессор в более чем в 80% случаев обращения к памяти без «промаха» находит данные в кэш-памяти. Двукратное увеличение объема кэш-памяти обеспечивает 5% прирост «попаданий», а четырехкратное увеличение – прирост около 8%. Очевидно, что дальнейшее наращивание оказывает­ся неоправданным: каждое последующее удвоение объема приносит лишь процент (или менее) увеличения вероятности «попадания». Иными словами, 32 Кбайт - опти­мальный объем, и поэтому кэш-память нового про­цессора Pentium была увеличена только вдвое.

Кроме того, несколько изменена ее структура: она сделана четырехканальной, что снизило вероятность остановки одного из конвейеров при невозможности получить из нее данные.

В конвейер команд была введена до­полнительная ступень определения взаи­мозависимости инструкций, благодаря че­му сказалось возможным усовершенство­вать механизм предсказания ветвлений. Все описанные меры позволили увеличить производительность примерно на 10-20%%.

Второй путь, связанный с внедрением технологии ММХ, обязан широкому использованию мультимедийных программ. ММХ – это архитектура процессора, обеспечивающая эффективное выполнение команд трехмерной графики за счет высокоскоростной обработки вещественных чисел (чисел с плавающей точкой). Она включает специальные наборы команд и устройств, которые используют принцип выполнения одного потока команд над множеством потоков данных - SIMD (Single Instruction Multiplay Data). В этом случае обеспечивается конвейеризация при выполнении команд: например, в 64-разрядном арифметико-логическом устройстве одновременно могут выполняться две 32 - разрядные, четыре 16-разрядные или восемь 8 – разрядных операций; введены комбинированные команды типа “умножение со сложением”, инструкции упаковки - распаковки данных и т.д.

Так, если для выполнения большинства офисных задач хватало да­же производительности 100 МГц Pentium, то полноразмерное экранное видео с одновременной обработкой звуко­вой информации оказывалось на пределе возможностей самых производительных процессоров. В то же время обработку ау­дио- и видеоинформации вполне можно было бы поручить специализированному встроенному сопроцессору, подобно имеющемуся в Pentium для ускорения опе­раций с плавающей запятой. Длятого, что­бы как можно меньше переделывать уст­ройство дешифрации команд, коды мультимедийных инструкций были сделаны совпада­ющими с кодами математического сопро­цессора и запрещена его одновременная работа со встроенным мультимедийным сопроцессором. В результате при обработ­ке мультимедиа информации включается одни сопроцессор, при математических расчетах - другой. Переключение осуществляется установкой или сбросом соответствующего флага. Таким образом, подобный мультимедийный процессор может работать с аудио- и видеоинформацией на 50-80%% быстрее своего не мультимедийного аналога.

Первые мультимедийные процессоры на 166 МГц P5 ММХ и на 200 МГц P5 ММХ появились в январе 1997 г. Корпуса процессоров P5 и P5 MMX аналогичны по исполнению Р5.

Архитектурно-структурные особенности. Характерной чертой процессоров Р5 являются многочисленные архитектурно-структурные особенности, которые включают следующие:

Использование суперскалярной архитектуры;

Раздельное кэширование программного кода и данных;

Наличие буфера адреса ветвления;

Использование высокопроизводительного блока вычислений с плавающей запятой;

Наличие расширенной 64 - битовой шины данных;

Обеспечение поддержки многопроцессорного режима работы;

Применение средств задания размера страницы памяти;

Использование средств обнаружения ошибок и функциональной избыточности;

Управление производительностью;

Наращиваемость с помощью Intel Overdrive процессора.

Суперскалярная архитектура. Суперскалярная архитектура Р5 представляет собой совместимую только с INTEL двухконвейерную архитектуру, позволяющую процессору достигать новых уровней производительности посредством выполнения более, чем одной команды за один период тактовой частоты.

Термин “суперскалярная” обозначает микропроцессорную архитектуру, которая содержит более одного вычислительного блока. Эти вычислительные блоки, или конвейеры, являются узлами, где происходят все основные процессы обработки данных и команд. Возможность выполнять множество команд за один период тактовой частоты существует благодаря тому, что Р5, имея два конвейера, может выполнять две инструкции одновременно. Двойной конвейер Р5 выполняет простую команду за пять этапов:

Предварительная подготовка,

Первое декодирование (декодирование команды),

Второе декодирование (генерация адреса),

Выполнение,

Обратная выгрузка.

Поэтапное выполнение команд позволяет нескольким командам находиться в различных стадиях выполнения, увеличивая тем самым вычислительную производительность.

Двухконвейерная обработка данных осуществляется двумя секциями обработки данных - U и V (рис. 5).

Каждая из них включает блок формирования адреса и АЛУ. Первичная U - секция может выполнять все операции над целыми числами и операции с плавающей запятой. Вторичная V-секция может выполнять только простые операции с целыми числами и частично - операции с плавающей запятой. Входящие в секции блоки чтения-записи разделены на блоки чтения и блоки записи. Каждое из них снабжено своим буфером-накопителем. Такое исполнение ядра процессора позволяет последовательно идущие команды чтения и записи вести одновременно, что полностью исключает конфликтные ситуации в магистрали и повышает скорость при вводе-выводе команд.

Рис. 5. Архитектура микропроцессора Pentium Р5

Для эффективного обмена внутренняя магистраль выполнена 64-разрядной. При этом она представляет собой две независимые 32-разрядные шины, к каждой из которой могут подключаться устройства в зависимости от ее состояния – свободна шина или занята передачей информации.

Одновременное выполнение двух команд в разных секциях называется сдваиванием. Не все последовательно выполняемые команды допускают сдваивание. В этом случае используется только одна U - секция. Чтобы добиться максимальной эффективности работы процессора P5, желательно перекомпилировать программы так, чтобы можно было сдвоить наибольшее количество команд.

P5 использует аппаратное выполнение команд, заменяющее множество микрокоманд, используемых в предыдущих семействах микропроцессоров. Эти инструкции включают загрузки, запоминания и простые операции АЛУ, которые могут выполняться аппаратными средствами процессора, без использования микрокода.

Раздельное кэширование программного кода и данных является другим важнейшим усовершенствованием, реализованным в Р5. В нем имеется кэш-память первого уровня L1, разбитая на две кэш-памяти по 8 (позже по 16) Кбайт каждый - программный кэш и кэш данных, управляемые своим контроллером. Схемы кэш - контроллера и сами блоки кэш-памяти размещены на кристалле МП. В кэш-память из различных областей системного ОЗУ копируется информация - данные и программные коды.

20.04.2002 Михаил Кузьминский

В статье проанализирована предложенная компанией AMD архитектура x86-64 и рассмотрены некоторые ее достоинства и недостатки по сравнению с другими 64-разрядными архитектурами, в первую очередь Intel/HP IA-64. Дан краткий обзор микроархитектуры процессоров AMD Hammer, в которых впервые будет реализована архитектура x86-64. Характеристики Hammer сопоставлены с другими современными и перспективными высокопроизводительными процессорами.

Если все высокопроизводительные микропроцессоры RISC-архитектуры, выпускающиеся с конца 90-х годов, являются 64-разрядными (Сompaq/DEC Alpha, SGI/MIPS R1x000, IBM Power, HP PA-8x00, Sun UltraSPARC), то основные CISC-архитектуры (Intel x86, IBM S/390) переходят от 32 к 64 разрядам только сейчас (IA-64 , IBM z/Architecture ).

Переход от S/390 к z/Architecture выглядит достаточно естественным расширением, в то время как переход от x86 (ныне IA-32) к IA-64 означает, по сути, полную смену системы команд. Думаю, это обусловлено тем, что х86 начала свое историческое развитие с 8-ми, а затем 16-разрядных систем. Поэтому остававшаяся по соображениям совместимости относительно статичной в течение очень многих лет система команд со временем стала довольно «неестественной» с точки зрения других 32-разрядных процессоров.

Итак, если IBM перешла к 64-разрядной платформе эволюционным путем, переход от х86 к IA-64 - это революция; совместимость обеспечивается лишь путем аппаратной эмуляции. Пока непонятно, хочет ли Intel в будущем вообще отказаться от IA-32 в пользу IA-64, но то, что все программное обеспечение для IA-64 нужно как минимум перетранслировать - не говоря уже о дальнейшей оптимизации под IA-64 - это кажется ясным. Очевидно, переход на платформу IA-64 займет немало времени и будет стоить весьма дорого.

Совершенно другим путем пошла компания AMD. Она предложила собственную модернизацию архитектуры x86, которая (как и в случае с IBM) является естественным эволюционным развитием - подобно тому, как х86 в свое время была модернизирована с 16 до 32 разрядов.

Почему же 32-разрядные CISC-платформы становятся 64-разрядными только сейчас, хотя потребности в 64-разрядных приложениях стали достаточно большими уже несколько лет назад? Кроме уже отмеченной сложности перехода (очевидной в случае IA-64 и z/Architecture) следует указать и на резкое удешевление оперативной памяти при одновременном росте емкости модулей памяти. В результате 4-гигабайтный предел емкости для 32-разрядных систем оказывается вполне достижим уже в современных ПК. Так почему бы не поднять производительность ПК-сервера за счет установки дополнительной памяти, коль скоро это становится не так дорого?

Архитектура х86-64

Представляется, что отличия архитектуры х86-64 от IA-32 даже меньше, чем отличия IBM z/Architecture от S/390. В AMD всячески стараются подчеркнуть, что внесенные изменения минимальны , хотя анализ полного описания позволяет выявить достаточное количество мелких нюансов, касающихся, правда, в первую очередь разработчиков системного программного обеспечения, а не приложений.

Ключевых же изменений х86-64 по сравнению с сегодняшним состоянием IA-32 действительно не так много и они в определенном смысле аналогичны тем, которые были внесены при переходе от 16-ти к 32-разрядной архитектуре х86. Эти нововведения включают:

• 64-разрядные виртуальные адреса (в конкретной реализации возможна меньшая разрядность);
• "плоское" (flat) адресное пространство с единым пространством кодов, данных и стека;
• 64-разрядный счетчик команд (RIP);
• режим адресации относительно счетчика команд;
• расширение регистров общего назначения (целочисленных) до 64 разрядов;
• добавление 8 новых регистров общего назначения (R8-R15);
• добавление еще 8 SSE-регистров XMM8-XMM15 разрядностью 128 (соответствует предложенному Intel расширению SSE2).

Рис. 1. Пример расширения регистров общего назначения

«Указания» на дополнительные регистры и размеры данных вводятся как префикс команд. Набор основных регистров x86-64 представлен на рис. 1. Регистры являются 64-разрядными, за исключением 32-разрядного регистра EFLAGS, 128-разрядных регистров ХММ и 80-разрядных регистров с плавающей запятой ST. Архитектура x86-64 включает, в частности, SSE2-расширения IA-32, представленные в Pentium 4.

На рис. 1 показано, каким образом расширены новые 64-разрядные регистры относительно 32-разрядных регистров в IA-32. Для выполнения 16-разрядных операций регистр А адресуется как АХ, для выполнения 32-разрядных операций - как EAX, а для выполнения 64-разрядных - как RAX. При выполнении 32-разрядных операций, в которых целочисленный регистр служит регистром результата, 32-разрядные значения дополняются нулями до 64-разрядных. 8-ми и 16-разрядные операции над целочисленными регистрами сохраняют старшие разряды неизменными .

Для работы с 64-разрядной адресацией в х86-64 введен режим Long Mode (назовем его «расширенным режимом»). Режим работы задается управляющим битом LMA (Long Mode Active), который взводится, если микропроцессор переходит в расширенный режим. В расширенном режиме регистры сегментов ES, DS, FS, GS, SS игнорируются. В регистре CS (дескриптор сегмента кода) находятся биты, уточняющие режимы работы микропроцессора.

В х86-64 расширенный режим имеет два «подрежима»: 64-разрядный режим и режим совместимости. В режиме совместимости обеспечивается двоичная совместимость с 16-ти и 32-разрядными режимами х86. Выбором подрежима управляет бит CS.L. Если он установлен в 0 (режим совместимости), 64-разрядная операционная система, работая в режиме LMA, может выполнять старые 16-ти и 32-разрядные х86-приложения. За выбор размера операнда отвечает бит CS.D.

По умолчанию, в 64-разрядном режиме (взведен бит LMA, CS.L = 1, CS.D = 0) применяются 64-разрядные адреса и 32-разрядные операнды. Используя префиксы команд, можно изменить размер операнда (установить его равным 64 или 16 разрядам), а также изменить размер адреса (установить равным 32 разрядам). В таблицах 1 и указаны основные допустимые типы режимов процессора и режимов работы операционной системы и приложений.

Приведенные данные показывают, что процессоры с архитектурой х86-64 могут работать как с уже существующими 16-ти и 32-разрядными, так и с новыми 64-разрядными операционными системами. В последнем случае в режиме совместимости возможно одновременное выполнение 16-ти и 32-разрядных приложений благодаря установке соответствующих бит в индивидуальных сегментах кодов. При этом 32-разрядные приложения могут использовать первые 4 Гбайт виртуальной памяти.

Для выяснения особенностей микропроцессоров с архитектурой х86-64 необходимо анализировать регистры EAX/EBX/ECX/EDX, в которые помещаются результаты выполнения команды CPUID (при ее вызове, как и ранее, в EAX нужно положить 8000_0000h). Если 29-й бит в EAX равен 1, микропроцессор работает в расширенном режиме.

В х86-64 имеется еще ряд интересных усовершенствований, особенно для задач системного программирования. В качестве примера отметим введение нового регистра приоритета задач TPR, который используется для ускорения обработки прерываний. За подробностями отсылаем читателей к описанию x86-64 .

Микроархитектура Hammer

Процессор Athlon относится к седьмому поколению архитектуры x86, реализованному компанией AMD. Первые процессоры, в которых будет реализована архитектура х86-64, получили кодовое название Hammer и представляют собой восьмое поколение х86-процессоров от AMD. В них продолжилась тенденция определенного отхода системы команд процессоров AMD от полной тождественности с Intel x86. Однако если прежде отличия были связаны с введением AMD новых команд 3DNow!, то теперь Hammer, в отличие от х86, становится 64-разрядным. В Hammer применяются 64-разрядные внутренние «шины», используемые для обмена данными. Виртуальное адресное пространство является 48-разрядным, а пространство физических адресов - 40-разрядным.

Целями AMD при создании данного семейства микропроцессоров, помимо очевидной цели поддержи х86-64, были :

• по возможности минимальное увеличение площади микросхемы;
• обеспечение возможностей дальнейшего беспрепятственного роста тактовой частоты процессора на современном уровне развития технологий;
• обеспечение при этом ускорения как 64-разрядных, так и 32-разрядных приложений. Общее представление о микроархитектуре Hammer дает рис. 2 .

В современных наиболее мощных RISC-процессорах имеется тенденция интеграции в микропроцессор кэш-памяти второго уровня большой емкости. Как Intel, так и AMD в своих высокопроизводительных процессорах не так давно уменьшили емкость кэша второго уровня с 512 Кбайт до 256 Кбайт, одновременно интегрировав его в процессор. Но в Pentium 4 Northwood разработчики Intel вновь расширили кэш второго уровня до 512 Кбайт. Соответствующие официальные данные по Hammer отсутствуют; между тем емкость кэша второго уровня может сильно повлиять на его производительность. По мнению некоторых аналитиков, емкость кэша второго уровня в старших моделях Hammer будет вчетверо выше, чем у современных моделей Athlon.

Буферы быстрой переадресации в данном процессоре по сравнению с Athlon модернизированы. I-TLB первого уровня в Hammer имеет емкость 40 строк (на 16 строк больше, чем раньше) и является полностью ассоциативным. У D-TLB первого уровня те же характеристики. Оба буфера TLB обеспечивают работу со страницами памяти емкостью 4 Кбайт, 2 Мбайт и 4 Мбайт.

I-TLB второго уровня, как и D-TLB второго уровня, содержат по 512 строк (вдвое больше, чем в Athlon) и являются 4-канальными частично-ассоциативными. Как указано в , TLB обладают уменьшенными по сравнению с Athlon задержками. Кроме того, аппаратно реализована возможность разделения TLB между несколькими процессами (для этого предусмотрен специальный «фильтр поджога»).

Очевидно, что увеличение емкости TLB и поддержка страниц памяти больших размеров ориентированы на использование в системах с большой емкостью памяти; это естественно для 64-разрядных приложений. Возможность разделения TLB, в свою очередь, может повышать производительность многозадачных операционных систем на серверных приложениях.

Традиционным направлением совершенствования современных микропроцессоров является улучшение точности предсказания переходов. В Hammer имеется массив адресов переходов емкостью 2К строк, а также таблица глобальной истории переходов, содержащая 16К 2-разрядных счетчиков (в 4 раза больше, чем у Athlon). Наконец, емкость стека адресов возврата - 12 строк.

Важной особенностью, способствующей повышению производительности, является интеграция в Hammer контроллера оперативной памяти. Это позволяет и пропускную способность увеличить, и уменьшить задержки. Данные характеристики будут автоматически улучшаться с ростом частоты процессора. Для архитектуры х86 эта особенность уникальна; Compaq же в своих новейших процессорах Alpha EV7 идет по такому же пути.

Контроллер памяти будет иметь интерфейс шириной 8 или 16 байт к оперативной памяти типа DDR. В последнем случае речь идет о двухканальной DDR-памяти, по 4 регистровых DIMM-модулей на канал. AMD обещает поддержку как регистровых, так и небуферизованных DIMM-модулей для памяти типа DDR PC1600/PC2100/PC2700. При использовании PC2700 в двухканальном варианте пропускная способность оперативной памяти достигнет значения 5,3 Гбайт/с. Для сравнения, процессор Intel McKinley, который вследствие особенностей архитектуры IA-64 нуждается в повышенной пропускной способности оперативной памяти, будет снабжен системной шиной лишь немного быстрее - 6,4 Гбайт/с.

Применение при построении систем на базе Hammer технологии HyperTransport позволит уменьшить задержки оперативной памяти с ростом тактовой частоты микропроцессора, автоматически повышать пропускную способность так называемых snoop-проб при поддержании когерентности кэша в многопроцессорных системах с ростом частоты и, наконец, масштабировать пропускную способность и емкость оперативной памяти с ростом числа процессоров в системе.

Фронтальная часть конвейера включает выборку и декодирование команд (рис. 2). Логика работы этих стадий в Hammer усложнилась, возросла степень упаковки команд, направляемых декодерами к планировщикам. По сравнению с Athlon длина этой части конвейера возросла на 2 стадии, так что общая длина целочисленного конвейера Hammer равна 12, а конвейера с плавающей запятой - 17 стадий . По мнению разработчиков, это должно способствовать беспроблемному росту тактовой частоты процессора по мере совершенствования технологии изготовления. Первоначально планируется использовать 0,13-микронную технологию «кремний-на-изоляторе»; во второй половине 2003 года планируется переход к 0,09 мкм.

Надо отметить, официальные данные о площади, занимаемой Hammer, отсутствуют. Между тем, появились сообщения о том, что процессор ClawHammer будет обладать площадью всего 105 мм 2 , в то время как Athlon/Palomino, выполненный по той же технологии на 0,13 мкм - 80 мм 2 . Для сравнения, площадь McKinley, судя по представленным Intel на международной конференции ISSCC ?2002 данным, - 464 мм 2 .

Недостатки и достоинства длинных конвейеров хорошо известны: легче увеличивать тактовую частоту, но больше потери на перезаполнения конвейера, в частности, при неправильном предсказании перехода. Интересно сопоставить длину конвейера Hammer с другими современными микропроцессорами Intel. В Pentium 4, добившемся рекордных частот в 2,2 ГГц, по сравнению с Pentium III длина конвейера благодаря использованию технологии HyperPipeline возросла вдвое - до 20 стадий. Это имело ту же цель - обеспечение беспрепятственного роста тактовой частоты; в Intel говорят о 10 ГГц к 2005-2006 годам. В McKinley длину конвейера, наоборот, сократили - до 8 стадий против 10 в Itanium, но его ожидаемая частота - 1 ГГц.

Производительность, как известно, зависит не только от тактовой частоты, но и от числа реально выполняемых за такт команд. По утверждению AMD , в Hammer число это повысится. А вот на какой частоте будет работать Hammer, не сообщается; можно предположить, что этот показатель окажется около 2 ГГц.

Построение систем на базе Hammer

Мы рассмотрели основные особенности микроархитектуры Hammer, за исключением применения технологии HyperTransport. Она используется в Hammer как для подсоединения системы ввода-вывода, так и для организации межпроцессорных связей. Фактически благодаря встроенному в Hammer контроллеру оперативной памяти и применению технологии HyperTransport в Hammer интегрированы основные функции набора микросхем (точнее говоря, северного моста).

Собственно технология HyperTransport развивается одноименным консорциумом, основанном компаниями AMD, Sun Microsystems, Cisco Systems, Nvidia, Transmeta и Apple Computer. Думаю, потребности в разработке такой технологии диктовались в первую очередь возникновением узких мест в системах ввода/вывода в ПК и вообще использованием шин PCI, характеристики производительности которых не удовлетворяют требованиям современных высокопроизводительных сетевых плат и каналов ввода/вывода для жестких дисков.

Каналы HyperTransport при том же числе контактов, что и PCI, обеспечивают гораздо более высокую пропускную способность: пиковая величина ее составляет 3,2 Гбайт/с. Каналы HyperTransport имеют ширину 16 разрядов, обеспечивая 1,6 миллиардов передач в секунду в каждом направлении. HyperTransport позволяет осуществить соединения типа «точка-точка» с полнодуплексным режимом и расщепленной обработкой транзакций. Такие характеристики данной технологии позволяют использовать ее и для организации межпроцессорных связей; в последнем случае, в отличие от ввода/вывода, применяется вариант HyperTransport с поддержанием когерентности кэша.

Рис. 3. Схема построения 4-процессорных систем на базе Hammer

Процессоры Hammer имеют по три порта для каналов HyperTransport (рис. 3), плюс порт к контроллеру оперативной памяти. Поэтому в состав процессора введен коммутатор ХВОХ , который маршрутизирует команды и данные между этими портами и интерфейсом системных запросов (очередь SRQ). Эта очередь имеет длину 24 строки, а очередь к DRAM-контроллеру (Memory Command Queue) - 20 строк . Для связи с подсистемой ввода/вывода в Hammer используется мост Host Bridge, тогда два других канала HyperTransport задействуются в межпроцессорных обменах.

Единственное, что не встроено в Hammer - это интерфейс с AGP; поэтому микросхеме, занимающей место северного моста (рис. 4), необходимо поддерживать этот интерфейс. Предполагается, что это будет AGP 8X.

С этой микросхемой соединен южный мост. Хотя AMD традиционно предлагает набор микросхем для своих новых процессоров и сделает это, очевидно, и для Hammer, уже известно о разработках южного моста для этого процессора компаниями Nvidia и VIA Technologies. Кроме того, в многопроцессорных системах ожидается применение «шлюза» между HyperTransport и PCI-X ; возможно применение аналогичных средств для других стандартов ввода/вывода.

Рис. 4. Архитектура многопроцессорных систем на базе Hammer А) однопроцессорная система Б) двухпроцессорная система В) четырехпроцессорная система

Схемы, представленные на рис. 4, демонстрируют эффективность построения многопроцессорных систем на базе Hammer. В таких компьютерах с ростом числа процессоров масштабируются не только вычислительная мощность, емкость и пропускная способность оперативной памяти, но и ресурсы подсистемы ввода/вывода. Так, в 8-процессорной системе доступными будут 64 (8х8) DIMM-модуля (до 128 Гбайт) и 4 канала HyperTransport с суммарной пропускной способностью 25 Гбайт/с для дуплексной передачи.

AMD анонсировала набор микросхем серии 8000, который будет доступен в четвертом квартале 2002 года. Он включает микросхемы AMD-8151 (организует интерфейс с AGP 3.0), AMD-8131 (мост от HyperTransport к PCI-X) и AMD-8111 (концентратор ввода/вывода, обеспечивает поддержку PCI-32/33 МГц, USB, IDE и т.п.).

Интересно организовано обеспечение когерентности кэша с использованием каналов HyperTransport при числе процессоров от 4 и выше: в обработке соответствующих запросов участвуют несколько образуемых каналами HyperTransport путей между процессорами , что способствует ускорению работы. В принципе возможно построение систем с числом процессоров Hammer, большем 8, но для этого понадобится коммутатор HyperTransport.

Задержки при работе с локальной (ближней к микропроцессору) оперативной памятью незначительно возрастают при обращении к «удаленной» памяти. На ненагруженной 4-процессорной системе задержка равна 140 нс, на аналогичной 8-процессорной системе - 160 нс. Это позволяет говорить об архитектуре SMP, а не ссNUMA. Вместе с тем применение технологии коммутации вместо системных шин позволяет достигнуть высоких показателей и по пропускной способности оперативной памяти. Для операций типа копирования она составляет 8 Гбайт/с для 4-процессорной системы, что, по утверждению AMD, существенно выше, чем в шинных архитектурах .

В ожидании Hammer

Начало продаж Hammer начнется ориентировочно в третьем квартале 2002 года. Первым микропроцессором данного семейства станет ClawHammer, ориентированный на одно- и двухпроцессорные системы; затем появится SledgeHammer. Хотя по сути Hammer должен вступить в конкуренцию с микропроцессорами архитектуры IA-64 (к тому времени должен появиться и McKinley), можно предположить, что в будущем Hammer окажется в состоянии вытеснить Athlon на всем спектре применений (но на это может уйти не один год). Это означает также, что Hammer может стать конкурентом Pentium 4.

Кроме существующих 32-разрядных операционных систем, на 64-разрядную архитектуру Hammer переносятся NetBSD, FreeBSD и Linux, а также современные разновидности Windows.

Преимуществами х86-64 и Hammer являются:

• совместимость с 16-ти и 32-разрядными приложениями при высоком уровне производительности выполнения;
• относительная (по сравнению с IA-64) простота перехода от х86 и соответственно отсутствие необходимости чрезмерных финансовых затрат на этот переход;
• меньший риск неудачи новой архитектуры;
• простота разработки и реализации;
• небольшая площадь, что повышает выход годных и облегчает масштабирование по тактовой частоте.

Можно сказать, что благодаря выбранному «эволюционному» подходу можно более надежно предсказать успехи в росте производительности.

Перечисленные преимущества сопровождаются и некоторыми потенциально «опасными» для AMD моментами. Архитектура х86-64 не столь «революционна», как IA-64; более того, число регистров по сравнению с современными RISC-процессорами не выглядит достаточно большим, что, как известно, усложняет оптимизацию программ.

AMD придется продемонстрировать, что высоты производительности достижимы главным образом за счет технологии (и соответствующего роста тактовой частоты), но не за счет архитектуры. Пока это успешно доказывает, в частности, Pentium 4, а вот обратных доказательств со стороны IA-64 пока не получено.

Для создания 64-разрядных приложений понадобится разработать оптимизирующие компиляторы, информация о которых пока отсутствует. Наконец, современная компьютерная индустрия стоит на пороге выбора новых стандартов ввода/вывода - Infiniband, PCI-X, 3GIO, HyperTransport. Жесткая привязка к технологии HyperTransport способна вывести AMD в лидеры, но и несет в себе определенный риск.

Что касается областей применения, где нужна 64-разрядная архитектура, то AMD указывает в первую очередь на СУБД, САПР, средства создания цифрового «содержания». По мнению автора, процессоры Hammer могут оказаться активно востребованы на быстро растущем сегменте рынка - кластерах (в первую очередь, Linux-кластерах) с двухпроцессорными узлами.

В настоящее время очень популярной является такая платформа на базе Athlon MP; аналогичные системы на базе Pentium 4/Xeon стоят заметно дороже. При сохранении такого соотношения AMD сможет рассчитывать на успех и в этой части рынка.

Работа поддержана РФФИ, проект 01-07-90072.

Литература

1. Михаил Кузьминский, "Краткий обзор IA-64" . "Открытые системы", 1999, № 9-10
2. Михаил Кузьминский, "Микроархитектура Itanium" . Открытые системы, № 9, 2001
3. Михаил Кузьминский, "Z-архитектура. Современные 64-разрядные мэйнфреймы IBM" . "Открытые системы", 2001, № 10
4. "x86-64 Technology White Paper", 2001, AMD
5. "AMD 64-Bit Technology. The AMD x86-64 Architecture Programmers Overview", AMD, 2001, Jan.
6. "AMD Eight-Generation Processor Architecture. White Paper", AMD, 2001, Oct.
7. F. Weber, "AMD Next Generation Microprocessor Architecture", Microprocessor Forum, 2001

Михаил Кузьминский ([email protected]) - старший научный сотрудник Центра компьютерного обеспечения ИОХ РАН (Москва).

Статья раскрывает смысл термина «64 бита». В статье кратко рассмотрена история развития 64-битных систем, описаны наиболее распространенные на данный момент 64-битные процессоры архитектуры Intel 64 и 64-битная операционная система Windows.

Введение

В рамках архитектуры вычислительной техники под термином «64-битный» понимают 64-битные целые и другие типы данных, имеющих размер 64 бита. Под «64-битными» системами могут пониматься 64-битные архитектуры микропроцессоров (например, EM64T, IA-64) или 64-битные операционные системы (например, Windows XP Professional x64 Edition). Можно говорить о компиляторах, генерирующих 64-битный программный код.

В данной статье будут рассмотрены различные моменты, связанные с 64-битными технологиями. Статья предназначена для программистов, желающих начать разрабатывать 64-битные программы , и ориентирована на Windows-разработчиков, поскольку для них вопрос знакомства с 64-битными системами наиболее актуален.

История 64-битных систем

64-битность только недавно вошла в жизнь большинства пользователей и прикладных программистов. Однако работа с 64-битными данными имеет уже длинную историю.

1961: IBM выпускает суперкомпьютер IBM 7030 Stretch, в котором используются 64-битные слова данных, 32-битные или 64-битные машинные инструкции.

1974: Control Data Corporation запускает векторный суперкомпьютер CDC Star-100, в котором используется архитектура 64-битных слов (предыдущие системы CDC имели 60-битную архитектуру).

1976: Cray Research выпускает первый суперкомпьютер Cray-1, в котором реализована архитектура 64-битных слов и который послужит основой для всех последующих векторных суперкомпьютеров Cray.

1985: Cray выпускает UNICOS - первую 64-битную реализацию операционной системы Unix.

1991: MIPS Technologies производит первый 64-битный процессор, R4000, в котором реализована третья модификация разработанной в их компании архитектуры MIPS. Этот процессор используется в графических рабочих станциях SGI начиная с модели IRIS Crimson. Kendall Square Research выпускает свой первый суперкомпьютер KSR1, построенный на основе их собственной запатентованной 64-битной архитектуры RISC под операционной системой OSF/1.

1992: Digital Equipment Corporation (DEC) представляет полностью 64-битную архитектуру Alpha - детище проекта PRISM.

1993: DEC выпускает 64-битную Unix-подобную операционную систему DEC OSF/1 AXP (позже переименованную в Tru64 UNIX) для своих систем, построенных на архитектуре Alpha.

1994: Intel объявляет о своих планах по разработке 64-битной архитектуры IA-64 (совместно с компанией Hewlett-Packard) - преемника их 32-битных процессоров IA-32. Дата выпуска назначена на 1998-1999 годы. SGI выпускает IRIX 6.0 с 64-битной поддержкой чипсета R8000.

1995: Sun запускает 64-битный процессор семейства SPARC UltraSPARC. HAL Computer Systems, подчиненная Fujitsu, запускает рабочие станции, созданные на основе 64-битного процессора SPARC64 первого поколения, независимо разработанного компанией HAL. IBM выпускает микропроцессоры A10 и A30, а также 64-битные процессоры PowerPC AS. IBM также выпускает 64-битное обновление для системы AS/400, способное преобразовывать операционную систему, базы данных и приложения.

1996: Nintendo представляет игровую консоль Nintendo 64, созданную на основе более дешевого варианта MIPS R4000. HP выпускает реализацию 64-битной 2.0 версии собственной архитектуры PA-RISC PA-8000.

1997: IBM запускает линейку RS64 64-битных процессоров PowerPC/PowerPC AS.

1998: Sun выпускает Solaris 7 с полной 64-битной поддержкой UltraSPARC.

1999: Intel выпускает набор команд для архитектуры IA-64. AMD публично объявляет о своем наборе 64-битных расширений для IA-32, который был назван x86-64 (позже переименован в AMD64).

2000: IBM выпускает свой первый 64-битный мэйнфрейм zSeries z900, совместимый с ESA/390, а также новую операционную систему z/OS.

2001: Intel наконец запускает линейку 64-битных процессоров, которые теперь получают название Itanium и рассчитаны на высокопроизводительные серверы. Проект не соответствует ожиданиям из-за многочисленных задержек при выпуске IA-64 на рынок. NetBSD становится первой операционной системой, которая запускается на процессоре Intel Itanium после его выхода. Кроме того, Microsoft также выпускает Windows XP 64-Bit Edition для архитектуры IA-64 семейства Itanium, хотя в ней сохраняется возможность запускать 32-битные приложения при помощи прослойки WoW64.

2003: AMD представляет линейки процессоров Opteron и Athlon 64, созданные на основе архитектуры AMD64, которая является первой 64-битной процессорной архитектурой, основанной на архитектуре x86. Apple начинает использовать 64-битный процессор «G5» PowerPC 970 производства IBM. Intel утверждает, что процессорные чипы семейства Itanium останутся единственными 64-битными процессорами, разработанными в их компании.

2004: В ответ на коммерческий успех AMD, Intel признается, что они разрабатывали клон расширений AMD64, которому дали название IA-32e (позже переименован в EM64T, и затем еще раз в Intel 64). Intel также выпускает обновленные версии семейств процессоров Xeon и Pentium 4 с поддержкой новых команд.

2004: VIA Technologies представляет свой 64-битный процессор Isaiah.

2005: 31 января Sun выпускает Solaris 10 с поддержкой процессоров AMD64 / Intel 64. 30 апреля Microsoft выпускает Windows XP Professional x64 Edition для процессоров AMD64 / Intel 64.

2006: Sony, IBM и Toshiba начинают выпуск 64-битного процессора Cell для PlayStation 3, серверов, рабочих станций и других устройств. Microsoft выпускает Windows Vista с включенной 64-битной версией для процессоров AMD64 / Intel 64, которая поддерживает 32-битную совместимость. Все Windows-приложения и компоненты являются 64-битными, однако многие из них имеют 32-битные версии, включенные в систему в виде плагинов в целях совместимости.

2009: Как и Windows Vista, Windows 7 компании Microsoft включает полную 64-битную версию для процессоров AMD64 / Intel 64, и на большинство новых компьютеров по умолчанию устанавливается 64-битная версия. Выходит операционная система компании Apple Mac OS X 10.6, «Snow Leopard» которая имеет 64-битное ядро и предназначена для процессоров AMD64 / Intel 64, однако по умолчанию эта система устанавливается только на некоторые из последних моделей компьютеров компании Apple. Большинство приложений, поставляемых с Mac OS X 10.6, теперь также являются 64-битными.

Более подробно с историей развития 64-битных систем можно познакомиться в статье Джона Машей "Долгая дорога к 64 битам " и в энциклопедической статье в Wikipedia "64-bit " .

Прикладное программирование и 64-битные системы

На момент написания статьи в 2010 году, наиболее известными и распространенными являются две 64-битные архитектуры микропроцессоров: IA64 и Intel 64.

1. IA-64 64-битная микропроцессорная архитектура, разработанная совместно компаниями Intel и Hewlett Packard. Реализована в микропроцессорах Itanium и Itanium 2. Для более подробного знакомства с архитектурой IA-64 можно обратиться к следующим статьям в Wikipedia: "IA-64 ", "Itanium ", "Itanium 2 ". Архитектуру Itanium поддерживает большое количество производителей серверов: Bull, Fujitsu, Fujitsu Siemens Computers, Hitachi, HP, NEC, SGI и Unisys. Эти производители присоединились к Intel и множеству разработчиков ПО для создания Itanium Solutions Alliance , с целью продвижения архитектуры и ускорения темпов портирования ПО.
2. Intel 64 (AMD64 / x86-64 / x64 / EM64T) - данная архитектура представляет собой расширение архитектуры x86 с полной обратной совместимостью. Существует множество вариантов названия данной архитектуры, что приводит к путанице, хотя, по сути, все эти названия обозначают одно и тоже: x86-64, AA-64, Hammer Architecture, AMD64, Yamhill Technology, EM64T, IA-32e, Intel 64, x64. Более подробно узнать о том, как появилось так много названий, можно в статье из Wikipedia: "X86-64 ". Процессоры с архитектурой Intel 64 нашли широкое распространение персональных компьютерах. И скорее всего ваш компьютер оснащен именно процессором с данной архитектурой.

Важно понимать, что IA-64 и Intel 64 (AMD64) это совершенно разные, несовместимые друг с другом, микропроцессорные архитектуры. Далее в статье мы будем рассматривать только архитектуру Intel 64 (x64 / AMD64), как более популярную среди разработчиков прикладного программного обеспечения для операционной системы Windows. Для краткости программную модель Intel 64, доступную программисту в 64-битной системе Windows, называют Win64 .

Архитектура Intel 64 (AMD64)

Рассматриваемая архитектура Intel 64 простое, но в то же время мощное обратно совместимое расширение устаревшей промышленной архитектуры x86. Она добавляет 64-битное адресное пространство и расширяет регистровые ресурсы для поддержки большей производительности перекомпилированных 64-битных программ. Архитектура обеспечивает поддержку устаревшего 16-битного и 32-битного кода приложений и операционных систем без их модификации или перекомпиляции.

Отличительной особенностью Intel 64 является поддержка шестнадцати 64-битных регистров общего назначения (в x86-32 имелось восемь 32-битных регистров). Поддерживаются 64-битные арифметические и логические операции над целыми числами. Поддерживаются 64-битные виртуальные адреса. Для адресации новых регистров для команд введены «префиксы расширения регистра», для которых был выбран диапазон кодов 40h-4Fh, использующихся для команд INC <регистр> и DEC <регистр> в 32- и 16-битных режимах. Команды INC и DEC в 64-битном режиме должны кодироваться в более общей, двухбайтовой форме.

Регистры:

16 целочисленных 64-битных регистра общего назначения (RAX, RBX, RCX, RDX, RBP, RSI, RDI, RSP, R8 - R15),
8 80-битных регистров с плавающей точкой (ST0 - ST7),
8 64-битных регистров Multimedia Extensions (MM0 - MM7, имеют общее пространство с регистрами ST0 - ST7),
16 128-битных регистров SSE (XMM0 - XMM15),
64-битный указатель RIP и 64-битный регистр флагов RFLAGS.

Необходимость 64-битной архитектуры определяется приложениями, которым необходимо большое адресное пространство. В первую очередь это высокопроизводительные серверы, системы управления базами данных, САПР и, конечно, игры. Такие приложения получат существенные преимущества от 64-битного адресного пространства и увеличения количества регистров. Малое количество регистров, доступное в устаревшей x86 архитектуре, ограничивает производительность в вычислительных задачах. Увеличенное количество регистров обеспечивает достаточную производительность для многих приложений.

Подчеркнем основные достоинства архитектуры x86-64:

• 64-битное адресное пространство;
• расширенный набор регистров;
• привычный для разработчиков набор команд;
• возможность запуска старых 32-битных приложений в 64-битной операционной системе;
• возможность использования 32-битных операционных систем.

64-битные операционные системы

Практически все современные операционные системы сейчас имеют версии для архитектуры Intel 64. Например, Microsoft предоставляет Windows XP x64. Крупнейшие разработчики UNIX систем также поставляют 64-битные версии, как например Linux Debian 3.5 x86-64. Однако это не означает, что весь код такой системы является полностью 64-битным. Часть кода ОС и многие приложения вполне могут оставаться 32-битными, так как Intel 64 обеспечивает обратную совместимость с 32-битными приложениями. Например, 64-битная версия Windows использует специальный режим WoW64 (Windows-on-Windows 64), который транслирует вызовы 32-битных приложений к ресурсам 64-битной операционной системы.

WoW64

Windows-on-Windows 64-bit (WoW64) - подсистема операционной системы Windows, позволяющая запускать 32-битные приложения на всех 64-битных версиях Windows.

Подсистема WoW64 не поддерживает следующие программы:

• программы, скомпилированные для 16-разрядных операционных систем;
• программы режима ядра, скомпилированные для 32-разрядных операционных систем.

Существуют различия WoW64 в зависимости от архитектуры процессора. Например, 64-битная версия Windows разработанная для процессора Intel Itanium 2 использует WoW64 для эмуляции x86 инструкций. Такая эмуляция весьма ресурсоемка по сравнению с WoW64 для архитектуры Intel 64, так как происходит переключение с 64-битного режима в режим совместимости, при выполнении 32-битных программ.

WoW64 на архитектуре Intel 64 (AMD64 / x64) не требует эмуляции инструкций. Здесь подсистема WoW64 эмулирует только 32-битное окружение, за счет дополнительной прослойки между 32-битным приложением и 64-битным Windows API. Где-то эта прослойка тонкая, где-то не очень. Для средней программы потери в производительности из-за наличия такой прослойки составят около 2%. Для некоторых программ это значение может быть больше. Два процента это немного, но следует учитывать, что 32-битные приложения работают немного медленнее под управлением 64-битной операционной системы Windows, чем в 32-битной среде.

Компиляция 64-битного кода не только исключает необходимость в WoW64, но и дает дополнительный прирост производительности. Это связано с архитектурными изменениями в микропроцессоре, такими как увеличение количества регистров общего назначения. Для средней программы можно ожидать в пределах 5-15% прироста производительности от простой перекомпиляции.

Из-за наличия прослойки WoW64 32-битные программы работают менее эффективно в 64-битной среде, чем в 32-битной. Но все-таки, простые 32-битные приложения могут получить одно преимущество от их запуска в 64-битной среде. Вы, наверное, знаете, что программа, собранная с ключом /LARGEADDRESSAWARE:YES может выделять до 3-х гигабайт памяти, если 32-битная операционная система Windows запущена с ключом /3gb. Так вот, эта же 32-битная программа, запущенная на 64-битной системе, может выделить почти 4 GB памяти (на практике около 3.5 GB).

Подсистема WoW64 изолирует 32-разрядные программы от 64-разрядных путем перенаправления обращений к файлам и реестру. Это предотвращает случайный доступ 32-битных программ к данным 64-битных приложений. Например, 32-битное приложение, которое запускает файл DLL из каталога %systemroot%\System32, может случайно обратиться к 64-разрядному файлу DLL, который несовместим с 32-битной программой. Во избежание этого подсистема WoW64 перенаправляет доступ из папки %systemroot%\System32 в папку %systemroot%\SysWOW64. Это перенаправление позволяет предотвратить ошибки совместимости, поскольку при этом требуется файл DLL, созданный специально для работы с 32-разрядными приложениями.

Подробнее с механизмами перенаправления файловой системы и реестра можно познакомиться в разделе MSDN "Running 32-bit Applications ".

Программная модель Win64

Также как и в Win32 размер страниц в Win64 составляет 4Кб. Первые 64Кб адресного пространства никогда не отображаются, то есть наименьший правильный адрес это 0x10000. В отличие от Win32, системные DLL загружаются выше 4Гб.

Особенность компиляторов для Intel 64 в том, что они могут наиболее эффективно использовать регистры для передачи параметров в функции, вместо использования стека. Это позволило разработчикам Win64 архитектуры избавиться от такого понятия как соглашение о вызовах (calling convention). В Win32 можно использовать разные соглашения: __stdcall, __cdecl, __fastcall и так далее. В Win64 есть только одно соглашение о вызовах. Рассмотрим пример, как передаются в регистрах четыре аргумента типа integer:

• RCX: первый аргумент
• RDX: второй аргумент
• R8: третий аргумент
• R9: четвертый аргумент

Аргументы после первых четырех integer передаются на стеке. Для float аргументов используются XMM0-XMM3 регистры, а также стек.

Разница в соглашениях о вызове приводит к тому, что в одной программе нельзя использовать и 64-битный, и 32-битный код. Другими словами, если приложение скомпилировано для 64-битного режима, то все используемые библиотеки (DLL) также должны быть 64-битными.

Передача параметров через регистры является одним из новшеств, делающих 64-битные программы более производительными, чем 32-битные. Дополнительный выигрыш в производительности можно получить, используя 64-битные типы данных.

Адресное пространство

Хотя 64-битный процессор теоретически может адресовать 16 экзабайт памяти (2^64), Win64 в настоящий момент поддерживает 16 терабайт (2^44). Этому есть несколько причин. Текущие процессоры могут обеспечивать доступ лишь к 1 терабайту (2^40) физической памяти. Архитектура (но не аппаратная часть) может расширить это пространство до 4 петабайт (2^52). Однако в этом случае необходимо огромное количество памяти для страничных таблиц, отображающих память.

Помимо перечисленных ограничений, объем памяти, который доступен в той или иной версии 64-битной операционной системе Windows зависит также от коммерческих соображений компании Microsoft. Ниже приведена информация по объему памяти, поддерживаемой различными версиями 64-биными версиями Windows:

Windows XP Professional - 128 Gbyte;
Windows Server 2003, Standard - 32 Gbyte;
Windows Server 2003, Enterprise - 1 Tbyte;
Windows Server 2003, Datacenter - 1 Tbyte;
Windows Server 2008, Datacenter - 2 Tbyte;
Windows Server 2008, Enterprise - 2 Tbyte;
Windows Server 2008, Standard - 32 Gbyte;
Windows Server 2008, Web Server - 32 Gbyte;
Vista Home Basic - 8 Gbyte;
Vista Home Premium - 16 Gbyte;
Vista Business - 128 Gbyte;
Vista Enterprise - 128 Gbyte;
Vista Ultimate - 128 Gbyte;
Windows 7 Home Basic - 8 Gbyte;
Windows 7 Home Premium - 16 Gbyte;
Windows 7 Professional - 192 Gbyte;
Windows 7 Enterprise - 192 Gbyte;
Windows 7 Ultimate - 192 Gbyte;

Разработка 64-битных приложений

Наиболее полно вопросы разработки 64-битных приложений рассмотрены в курсе "

Вопрос: Архитектура процессора - что это?
Ответ : Термин "архитектура процессора" в настоящее время не имеет однозначного толкования. С точки зрения программистов, под архитектурой процессора подразумевается его способность исполнять определенный набор машинных кодов. Большинство современных десктопных CPU относятся к семейству x86, или Intel-совместимых процессоров архитектуры IA32 (архитектура 32-битных процессоров Intel). Ее основа была заложена компанией Intel в процессоре i80386, однако в последующих поколениях процессоров она была дополнена и расширена как самой Intel (введены новые наборы команд MMX, SSE, SSE2 и SSE3), так и сторонними производителями (наборы команд EMMX, 3DNow! и Extended 3DNow!, разработанные компанией AMD). Однако разработчики компьютерного железа вкладывают в понятие "архитектура процессора" (иногда, чтобы окончательно не запутаться, используется термин "микроархитектура") несколько иной смысл. С их точки зрения, архитектура процессора отражает основные принципы внутренней организации конкретных семейств процессоров. Например, архитектура процессоров Intel Pentium обозначалась как Р5, процессоров Pentium II и Pentium III - Р6, а популярные в недавнем прошлом Pentium 4 относились к архитектуре NetBurst. После того, как компания Intel закрыла архитектуру Р5 для сторонних производителей, ее основной конкурент - компания AMD была вынуждена разработать собственную архитектуру - К7 для процессоров Athlon и Athlon XP, и К8 для Athlon 64.

Вопрос: Какие процессоры лучше, 64-битные или 32-битные? И почему?
Ответ : Достаточно удачное 64-битное расширение классической 32-битной архитектуры IA32 было предложено в 2002 году компанией AMD (первоначально называлось x86-64, сейчас - AMD64) в процессорах семейства К8. Спустя некоторое время компанией Intel было предложено собственное обозначение - EM64T (Extended Memory 64-bit Technology). Но, независимо от названия, суть новой архитектуры одна и та же: разрядность основных внутренних регистров 64-битных процессоров удвоилась (с 32 до 64 бит), а 32-битные команды x86-кода получили 64-битные аналоги. Кроме того, за счет расширения разрядности шины адресов объем адресуемой процессором памяти существенно увеличился.

И... все. Так что те, кто ожидает от 64-битных CPU сколь-нибудь существенного прироста производительности, будут разочарованы - их производительность в подавляющем большинстве современных приложений (которые в массе своей заточены под IA32 и вряд ли в обозримом будущем будут перекомпилированы под AMD64/EM64T) практически та же, что и у старых добрых 32-битных процессоров. Весь потенциал 64-битной архитектуры может раскрыться лишь в отдаленном будущем, когда в массовых количествах появятся (а может, и не появятся) приложения, оптимизированные под новую архитектуру. В любом случае, наиболее эффективен переход на 64-бита будет для программ, работающих с базами данных, программ класса CAD/CAE, а также программ для работы с цифровым контентом.

Вопрос: Что такое процессорное ядро?
Ответ : В рамках одной и той же архитектуры различные процессоры могут достаточно сильно отличаться друг от друга. И различия эти воплощаются в разнообразных процессорных ядрах, обладающих определенным набором строго обусловленных характеристик. Чаще всего эти отличия воплощаются в различных частотах системной шины (FSB), размерах кэша второго уровня, поддержке тех или иных новых систем команд или технологических процессах, по которым изготавливаются процессоры. Нередко смена ядра в одном и том же семействе процессоров влечет за собой замену процессорного разъема, из чего вытекают вопросы дальнейшей совместимости материнских плат. Однако в процессе совершенствования ядра, производителям приходится вносить в него незначительные изменения, которые не могут претендовать на "имя собственное". Такие изменения называются ревизиями ядра и, чаще всего, обозначаются цифробуквенными комбинациями. Однако в новых ревизиях одного и того же ядра могут встречаться достаточно заметные нововведения. Так, компания Intel ввела поддержку 64-битной архитектуры EM64T в отдельные процессоры семейства Pentium 4 именно в процессе изменения ревизии.

Вопрос: В чем заключается преимущество двухъядерных процессоров перед одноядерными?
Ответ : Самым значимым событием 2005 года стало появление двухъядерных процессоров. К этому времени классические одноядерные CPU практически полностью исчерпали резервы роста производительности за счет повышения рабочей частоты. Камнем преткновения стало не только слишком высокое тепловыделение процессоров, работающих на высоких частотах, но и проблемы с их стабильностью. Так что экстенсивный путь развития процессоров на ближайшие годы был заказан, и их производителям волей-неволей пришлось осваивать новый, интенсивный путь повышения производительности продукции. Самой расторопной на рынке десктопных CPU, как всегда, оказалась Intel, первой анонсировавшая двухъядерные процессоры Intel Pentium D и Intel Extreme Edition. Впрочем, AMD с Athlon64 X2 отстала от конкурента буквально на считанные дни. Несомненным достоинством двухъядерников первого поколения, к которым относятся вышеназванные процессоры, является их полная совместимость с существующими системными платами (естественно, достаточно современными, на которых придется только обновить BIOS). Второе поколение двухъядерных процессоров, в частности, Intel Core 2 Duo, "требует" специально разработанных для них чипсетов и со старыми материнскими платами не работает.

Не следует забывать, что, на сегодняшний день для работы с двухъядерными процессорами более или менее оптимизировано в основном только профессиональное ПО (включая работу c графикой, аудио- и видео данными), тогда как для офисного или домашнего пользователя второе процессорное ядро иногда приносит пользу, но гораздо чаще является мертвым грузом. Польза от двухъядерных процессоров в этом случае видна невооруженным взглядом только тогда, когда на компьютере запущены какие-либо фоновые задачи (проверка на вирусы, программный файервол и т.п.). Что касается прироста производительности в существующих играх, то он минимальный, хотя уже появились первые игры популярных жанров, полноценно использующие преимущества от использования второго ядра.

Впрочем, если сегодня стоит вопрос выбора процессора для игрового ПК среднего или верхнего ценового диапазона, то, в любом случае, лучше предпочесть двухъядерный, а то и 4-ядерный процессор чуть более высокочастотному одноядерному аналогу, так как рынок неуклонно движется в сторону мультиядерных систем и оптимизированных параллельных вычислений. Такая тенденция будет господствующей в ближайшие годы, так что доля ПО, оптимизированного под несколько ядер, будет неуклонно возрастать, и очень скоро может наступить момент, когда мультиядерность станет насущной необходимостью.

Вопрос: Что такое кэш?
Ответ : Во всех современных процессорах имеется кэш (по-английски - cache) - массив сверхскоростной оперативной памяти, являющейся буфером между контроллером сравнительно медленной системной памяти и процессором. В этом буфере хранятся блоки данных, с которыми CPU работает в текущий момент, благодаря чему существенно уменьшается количество обращений процессора к чрезвычайно медленной (по сравнению со скоростью работы процессора) системной памяти. Тем самым заметно увеличивается общая производительность процессора.

При этом в современных процессорах кэш давно не является единым массивом памяти, как раньше, а разделен на несколько уровней. Наиболее быстрый, но относительно небольшой по объему кэш первого уровня (обозначаемый как L1), с которым работает ядро процессора, чаще всего делится на две половины - кэш инструкций и кэш данных. С кэшем L1 взаимодействует кэш второго уровня - L2, который, как правило, гораздо больше по объему и является смешанным, без разделения на кэш команд и кэш данных. Некоторые десктопные процессоры, по примеру серверных процессоров, также порой обзаводятся кэшем третьего уровня L3. Кэш L3 обычно еще больше по размеру, хотя и несколько медленнее, чем L2 (за счет того, что шина между L2 и L3 более узкая, чем шина между L1 и L2), однако его скорость, в любом случае, несоизмеримо выше, чем скорость системной памяти.

Кэш бывает двух типов: эксклюзивный и не эксклюзивный кэш. В первом случае информация в кэшах всех уровней четко разграничена - в каждом из них содержится исключительно оригинальная, тогда как в случае не эксклюзивного кэша информация может дублироваться на всех уровнях кэширования. Сегодня трудно сказать, какая из этих двух схем более правильная - и в той, и в другой имеются как минусы, так и плюсы. Эксклюзивная схема кэширования используется в процессорах AMD, тогда как не эксклюзивная - в процессорах Intel.

Вопрос: Что такое процессорная шина?
Ответ : Процессорная (иначе - системная) шина, которую чаще всего называют FSB (Front Side Bus), представляет собой совокупность сигнальных линий, объединенных по своему назначению (данные, адреса, управление), которые имеют определенные электрические характеристики и протоколы передачи информации. Таким образом, FSB выступает в качестве магистрального канала между процессором (или процессорами) и всеми остальными устройствами в компьютере: памятью, видеокартой, жестким диском и так далее. Непосредственно к системной шине подключен только CPU, остальные устройства подсоединяются к ней через специальные контроллеры, сосредоточенные в основном в северном мосте набора системной логики (чипсета) материнской платы. Хотя могут быть и исключения - так, в процессорах AMD семейства К8 контроллер памяти интегрирован непосредственно в процессор, обеспечивая, тем самым, гораздо более эффективный интерфейс память-CPU, чем решения от Intel, сохраняющие верность классическим канонам организации внешнего интерфейса процессора. Основные параметры FSB некоторых процессоров приведены в табл

Процессор	частота FSB, МГц	Тип FSB	Теоретическая пропускная способность FSB, Мб/с
Intel Pentium III	100/133	AGTL+	800/1066
Intel Pentium 4	100/133/200	QPB	3200/4266/6400
Intel Pentium D	133/200	QPB	4266/6400
Intel Pentium 4 EE	200/266	QPB	6400/8533
Intel Core	133/166	QPB	4266/5333
Intel Core 2	200/266	QPB	6400/8533
AMD Athlon	100/133	EV6	1600/2133
AMD Athlon XP	133/166/200	EV6	2133/2666/3200
AMD Sempron	800	HyperTransport	<6400
AMD Athlon 64	800/1000	HyperTransport	6400/8000

Процессоры компании Intel используют системную шину QPB (Quad Pumped Bus), передающую данные четыре раза за такт, тогда как системная шина EV6 процессоров AMD Athlon и Athlon XP передает данные два раза за такт (Double Data Rate). В архитектуре AMD64, используемой компанией AMD в процессорах линеек Athlon 64/FX/Opteron, применен новый подход к организации интерфейса CPU - здесь вместо процессорной шины FSB и для сообщения с другими процессорами используются: высокоскоростная последовательная (пакетная) шина HyperTransport, построенная по схеме Peer-to-Peer (точка-точка), обеспечивающая высокую скорость обмена данными при сравнительно низкой латентности.

Переход к 16-разрядным микропроцессорам - i8086 и другие аналогичной вычислительной мощности - ознаменовался качественным скачком всех основных характеристик МП: не просто увеличение разрядности, но значительное изменение архитектуры, системы команд, принципов организации структуры. Кроме показанного на Рис. 2.4, в машину пользователя i8086 включатся память объемом 1М байт и две области портов ввода и вывода по 64К каждая.

Рассмотрим "машину пользователя" на базе i8086 (К1810ВМ86):

		7 0	7 0
	AX	AH	AL	Аккумулятор
РОН	BX	BH	BL	База
	CX	CH	CL	Счетчик
	DX	DH	DL	Данные
		15 0
Регистры-		SP	Указатель стека
указатели		BP	Указатель базы
Индексные		SI	Индекс операнда
регистры		DI	Индекс результата
		15 0
		CS	Сегмент кода
Сегментные		DS	Сегмент данных
регистры		SS	Сегмент стека
		ES	Сегмент доп. данных
		15 0
		IP	Счетчик команд
		FLAGS	Регистр признаков

Рис. 2.4. МП i8086 - машина пользователя

Разработчики i8086 старались сохранить возможность преемственности программного обеспечения i8080, поэтому в составе i8086 можно выделить подмножество регистров i8080 (соответствующие подмножество сохранено и в системе команд). Помимо операций с 16-разрядными регистрами общего назначения (РОН) AX..DX, допускается обращение к каждому байту этих регистров - AL..DL, AH..DH. В некоторых командах РОНы выполняют определенные по умолчанию функции счетчиков, индексных регистров и т.п. (см. Рис. 2.4).

16-разрядные регистры BP, SI, DI используются для образования исполнительных адресов памяти (см. ниже), SP - указатель стека, IP - программный счетчик (СчК), F - регистр флагов. Младший байт F полностью повторяет формат регистра признаков i8080, а старший имеет след. формат:

DF определяет направление модификации адресов массивов в командах цепочек (увеличение или уменьшение адреса);

IF маскирует внешнее прерывание по входу INT (при IF = 1 прерывание разрешено);

TF управляет пошаговым режимом работы микропроцессора. При TF = 1 после выполнения каждой команды автоматически формируется прерывание с вектором 4 (см. раздел 7).

Распределение адресного пространства .

Адресное пространство МП определяется в i8086 разрядностью шины адреса/данных + адреса и составляет 2 20 = 1М байт. В этом адресном пространстве МП одновременно доступны четыре сегмента, два из которых (DS и ES) предназначены для размещения данных, CS - сегмент кода (для размещения программы) и SS - сегмент стека.

Размеры сегментов определяются разрядностью логических адресов команд, данных и стека. Логические адреса команд и стека (верхушки) хранятся в 16-разрядных регистрах IP и SS соответственно, а логический адрес данных вычисляется в команде (см. ниже) и так же составляет 16 бит. Таким образом, размер каждого сегмента в i8086 составляет 64К байт. Положение сегмента в адресном пространстве (его начальный адрес) определяется содержимым одноименного сегментного регистра. Формирование физического адреса иллюстрируется схемой Рис. 2.5 .

Из Рис. 2.5 видно, что граница сегмента в адресном пространстве может быть установлена не произвольно, а таким образом, чтобы начальный адрес сегмента был кратен 16.

15 0
Сегментный регистр	.0 0 0 0
15 0
	Логический адрес
19 0
Физический адрес

Рис. 2.5. Формирование физического адреса

По умолчанию сегментные регистры выбираются для образования физического адреса след. образом: при считывании команды по адресу IP используется CS, при обращении к данным - DS или ES, при обращению к стеку - SS. С помощью специальных приставок к команде (префикса) можно назначить для использования произвольный сегментный регистр (кроме пары CS:IP, которая не подлежит модификации). Границы сегментов могут быть выбраны т.о., что сегменты будут изолированы друг от друга, пересекаться или даже полностью совпадать. Например, если загрузить CS=SS=DS=ES=0, то все сегменты будут совпадать друг с другом и начинаться с нулевого адреса - вариант организации адресного пространства i8080.

Способы адресации

и методы формирования исполнительного адреса

Длина команды i8086 может составлять от 1 до 6 байт. Формат команды представлен на Рис. 2.6.

1 байт	2 байт	3..6 байты
	КОП	D	W	MOD	REG	R/M	[Смещение. данные]
	7 2 1 0	7 6 5 3 2 0

Рис. 2.6. Формат команды МП i8086

Большинство команд i8086 являются двухадресными, причем один адрес определяет регистр процессора, а другой - память или регистр. Поля команды имеют следующие назначения:

D - определяет направление передачи информации: при D = 1 REG является приемником, иначе - источником;

W - определяет длину операндов в команде: при W = 1 длина операндов составляет 16 бит (слово - word), иначе - 8 бит(байт);

REG - определяет регистр для первого операнда согласно Табл. 2.3:

REG (R/M)	Регистр
W = 0	W = 1
	AL	AX
	CL	CX
	DL	DX
	BL	BX
	AH	SP
	CH	BP
	DH	SI
	BH	DI

Поля R/M и MOD определяют способ формирования адреса второго операнда, который располагается чаще всего в памяти. В Табл. 2.4 приведены способы формирования адресов памяти для двух значений поля MOD.

R/M	MOD = 00	MOD = 01
Логич.адрес	Сегмент	Логич.адрес	Сегмент
	BX+SI	DS	BX+SI+d8	DS
	BX+DI	DS	BX+DI+d8	DS
	BP+SI	SS	BP+SI+d8	SS
	BP+DI	SS	BP+DI+d8	SS
	SI	DS	SI+d8	DS
	DI	DS	DI+d8	DS
	d16	DS	BP+d8	DS
	BX	DS	BX+d8	DS

В Табл. 2.4 d8 и d16 означают соответственно 8- и 16-разрядное смещение (3 и 3+4 байты команды). При операциях с d8 осуществляется его "знаковое расширение" до 16 бит - биты 15..8 принимают значение бита 7 (знака).

При значении MOD = 10 используются те же регистры, что при MOD = 01 (см. Табл. 2.4), но вместо d8 используется d16.

При MOD = 11 вторым операндом команды является регистр, определяемый полем R/M согласно Табл. 2.3.

Таким образом, операнд в памяти может адресоваться прямо (MOD = 00, R/M = 110) или косвенно посредством содержимого базовых (BP, BX) или индексных (SI, DI) регистров, а так же их суммы. Режимы адресации спроектированы с учетом эффективной реализации языков высокого уровня. Например, к простой переменной можно обратиться в режиме прямой адресации, а к элементу массива - в режиме косвенной адресации посредством BX, SI. Режим адресации через BP предназначен для доступа к данным из сегмента стека, что удобно при реализации рекурсивных процедур и компиляторов языков высокого уровня.